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2019年9月15日~17日の3日間限定公開(前回の公開と同じ内容)

税金を使ったプロジェクトでは、ご利用いただけないこと、ご了承ください。


仕様書のダウンロード

デジタル署名を検証するための.dsfファイルのサイト番号は0016です。 詳しくはこちらのサイト



開発環境のダウンロード

FPGAの実機で動作させたVerilogファイル。アセンブラ。C言語シミュレータ。Verilogシミュレーション。 256bitのAES暗号のサンプルコード。開発で使っていたものすべてが入っています。 リリースに向けての仕上げをしていないので、至らない点が多いかとは思いますが、よろしくお願いいたします。

デジタル署名を検証するための.dsfファイルのサイト番号は0016です。 詳しくはこちらのサイト



C言語シミュレータ、Verilogシミュレータでは、シミュレーションを終了させるためEXIT命令が使われています。 FPGAの実機ではEXIT命令はないのでJUMP命令で無限ループさせてください。 演算結果をLED表示させるためのVerilogコードがオプションでついているので、有効にしてOUTPUT命令で表示させます。 fpgaのsampleにあるaes1.awzに、記述があるので、参考まで


スタックを使わないでサブルーチンを実装

WZetaではレジスタはデータメモリの先頭128バイトを利用するため、メモリ部品が少なく済むメリットがありましたが、 スタックを2段以上使うには別途、スタック用のメモリが必要でした。 そこでスタックを使わずにソフトウェア的にスタックを実装すれば、メモリ部品を減らし、 安価にシステムを開発できます。説明は省略しますが間接ジャンプを利用すれば可能です。